ESD 電子設計の自動化チェック

複雑な集積回路 (IC) 設計における静電気放電 (ESD) 保護の検証は非常に困難です。 最先端の設計には、無線周波数 (RF)、デジタル、高電圧ブロックなどのさまざまな機能部品に多くの電源ドメインと電圧レベルがあり、ESD チェックが複雑でエラーが発生しやすい作業になっています。 手動による検証のみに依存すると、設計上の欠陥を見逃す重大なリスクが生じ、製造中および現場で非常にコストがかかる可能性があります。 したがって、今日の設計フローでは自動 ESD チェックが強く望まれています。 この記事では、ESD Association (ESDA) 電子設計自動化 (EDA) ツール ワーキング グループ [1] によって定義された ESD 検証フローの重要な要件の概要を説明します。

図 1 は、デザイン フロー例のタイムラインと主な段階を示しています。 IC 製品設計フロー (上段) は、ESD 開発および実装フロー (中段) と同期する必要があります。 後者は、ESD チェック フロー (下の行) によってサポートされる必要があります。

図 1: サンプル IC 設計フローにマッピングされた単純な ESD 検証フロー。

次のセクションでは、主要な IC 開発フェーズについて説明し、これらのフェーズに関連するさまざまな ESD チェックの例を示します。

製品定義フェーズ

ESD 性能仕様は通常、一般に受け入れられている標準に従っています。 ただし、アプリケーションの分野によっては、マーケティング チームや IC 顧客によって変更される場合があります。 製品設計仕様と必要な ESD 性能によって、ESD コンポーネントと ESD セルの仕様が決まります。 これらの機能要件に基づいて、適切な ESD セルが各ピン アプリケーション ノード (信号、電源、グランド) ごとに定義されます。 通常、設計者は専用の ESD ライブラリで ESD セルにアクセスできます。

成熟した半導体技術がすでに開発された ESD ライブラリとともに使用される状況では、既存の ESD コンポーネントと ESD セルの配置と製品固有の変更のみを検証する必要があります。 新しい半導体プロセスを使用する新しい IC 製品の場合、ESD ライブラリが利用できない場合があり、特定のセル レベルの ESD チェックを実行できない場合があります。 ただし、必要な ESD ライブラリの性能仕様は、利用可能な ESD 技術開発データおよび他の製品/技術からの ESD EDA データに基づいて、IC 顧客と協力して定義できます。

この設計段階で利用可能な設計データに基づいて、次の ESD チェックを実行できます。

これらのデータの性質により、設計データベース内の ESD セルの ESD 特性に基づいて、ESD 準拠の簡単なチェックを行うことができます。 以下は、製品定義時に実行される ESD EDA チェックの例です。

I/O セル、バスの配置、全体的な ESD 耐性の完全性を早期に分析することは、チップ設計を成功させるための重要な要素の 1 つです。 チップの ESD フロアプランニング チェッカーを使用すると、I/O セルと電源バスの配置を計画する際に、ESD 設計ルールを強制的に検証できます。 特に、チェッカーはパッド間の ESD セル/デバイスの存在を検証し、パッドと ESD セル/デバイス間の寄生抵抗を推定し、パッド電圧を予測することによってチップの ESD 耐性の大まかな推定を行うことができます (図 2)。

図 2: ESD フロア プラン チェッカーでチェックされた I/O アセンブリのサンプル。 ツールの出力は、ESD 保護デバイスが欠落していること、および ESD 電流経路に大きな抵抗があることをフラグします。

チップアーキテクチャフェーズ

この設計段階では、チップ アーキテクチャの機能/動作レベルが定義され、必要な ESD コンポーネントとライブラリ セルが特定されます。 このフェーズでは、回路またはレイアウト レベルの IC の説明はありません。 前のセクションと同様に、セル レベルのチェックと保護されたデバイスのチェックを実行できます。 利用可能な設計データは、前のセクションで説明したものと同様です。

モジュールおよび完全な IC 設計段階のチェック